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<project integrity="c6a7308196661d88fab87fd609d1385439928dd0" source="2.16.8.t" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="owner" val="autogen:prodis"/>
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</tool>
<tool name="Pin">
<a name="width" val="6"/>
<a name="label" val="Code"/>
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<a name="version" val="2.10.6.1"/>
<a name="uuid" val="d12596bb-e49d-4d46-b0dc-5c7d100fe93d"/>
<a name="integrity" val="9c200588cd11827d4332797449fe4332273e6726"/>
</tool>
<tool name="Probe">
<a name="facing" val="west"/>
</tool>
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<a name="width" val="16"/>
<a name="label" val="Val_Rn"/>
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<a name="version" val="2.10.6.1"/>
<a name="uuid" val="a650981a-5b19-4416-a77b-3c4ecefa37d4"/>
<a name="integrity" val="377bce6710623459fa705558d8837121f2e66a77"/>
</tool>
<tool name="Constant">
<a name="value" val="0x0"/>
</tool>
</lib>
<lib desc="#Gates" name="1"/>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="ROM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#HDL-IP" name="6">
<tool name="VHDL Entity">
<a name="content">--------------------------------------------------------------------------------
-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains
-- Project :
-- File :
-- Autor :
-- Date :
--
--------------------------------------------------------------------------------
-- Description :
--
--------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--use ieee.numeric_std.all;
entity VHDL_Component is
port(
------------------------------------------------------------------------------
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
------------------------------------------------------------------------------
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end VHDL_Component;
--------------------------------------------------------------------------------
--Complete your VHDL description below
architecture type_architecture of VHDL_Component is
begin
end type_architecture;
</a>
</tool>
</lib>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
<a name="tickmain" val="period"/>
</options>
<mappings>
<tool lib="8" map="Button2" name="Menu Tool"/>
<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="8" name="Poke Tool"/>
<tool lib="8" name="Edit Tool"/>
<tool lib="8" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="owner" val="autogen:mim"/>
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<a name="integrity" val="1f3c7a5a396fdc2da1ab7ea84990d9e4d6bc0c59"/>
</tool>
<tool lib="0" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
<a name="owner" val="autogen:mim"/>
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<a name="version" val="2.11.3"/>
<a name="uuid" val="f3c4499c-8038-4722-83b3-4809a1b9b55c"/>
<a name="integrity" val="4bd35dd60a767d2049260143e71f441141e42e25"/>
</tool>
<tool lib="1" name="NOT Gate">
<a name="owner" val="autogen:mim"/>
<a name="date" val="16.01.20 10:47:58"/>
<a name="version" val="2.11.3"/>
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<a name="integrity" val="dd452a928db9ad2a14f2ec419ac589db0d067f81"/>
</tool>
<tool lib="1" name="AND Gate">
<a name="owner" val="autogen:mim"/>
<a name="date" val="16.01.20 10:47:58"/>
<a name="version" val="2.11.3"/>
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<a name="integrity" val="177ca8619adef10a7b77293d0dd08832a036265d"/>
</tool>
<tool lib="1" name="OR Gate">
<a name="owner" val="autogen:mim"/>
<a name="date" val="16.01.20 10:47:58"/>
<a name="version" val="2.11.3"/>
<a name="uuid" val="1fcc250b-b4fa-46ed-9ec6-ffe00e6336ed"/>
<a name="integrity" val="2ffca272ca2e7700fb7a4c975dc3126b9f2fdfd3"/>
</tool>
</toolbar>
<circuit name="main">
<a name="circuit" val="main"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif bold 12"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
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<wire from="(440,590)" to="(960,590)"/>
<comp loc="(910,710)" name="processeur_ARO2"/>
<comp lib="0" loc="(170,910)" name="Clock">
<a name="label" val="sysclk"/>
<a name="owner" val="mim"/>
<a name="date" val="16.01.20 11:25:11"/>
<a name="version" val="2.14.7.t"/>
<a name="uuid" val="1a08476d-5f53-4050-931a-e661f9681409"/>
<a name="integrity" val="5675a284d5768bcfc0f6f7343c00ac887a242d0f"/>
</comp>
<comp lib="0" loc="(170,880)" name="Clock">
<a name="highDuration" val="4"/>
<a name="lowDuration" val="4"/>
<a name="label" val="clk"/>
<a name="owner" val="mim"/>
<a name="date" val="16.01.20 11:25:11"/>
<a name="version" val="2.14.7.t"/>
<a name="uuid" val="c39a3597-5b17-4611-998e-9beab09a249d"/>
<a name="integrity" val="cf0e977d522fabf4aca3a938350a408f94f2485c"/>
</comp>
<comp lib="0" loc="(200,880)" name="Tunnel">
<a name="label" val="clk"/>
</comp>
<comp lib="0" loc="(200,910)" name="Tunnel">
<a name="label" val="sysclk"/>
</comp>
<comp lib="5" loc="(170,750)" name="Button">
<a name="label" val="RESET"/>
<a name="owner" val="mim"/>
<a name="date" val="16.01.20 11:23:53"/>
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<a name="integrity" val="97cb9acd842c2509b983155a8f22bb0b63713137"/>
</comp>
<comp lib="0" loc="(490,770)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="clk"/>
</comp>
<comp lib="0" loc="(490,730)" name="Constant">
<a name="width" val="16"/>
<a name="value" val="0x0"/>
</comp>
<comp lib="0" loc="(930,710)" name="Splitter">
<a name="fanout" val="1"/>
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<a name="owner" val="mim"/>
<a name="date" val="15.02.22 13:57:52"/>
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<a name="text" val="définitivement effacées."/>
<a name="font" val="SansSerif plain 48"/>
<a name="halign" val="left"/>
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